دروس SystemVerilog لتصميم وتحقق الأجهزة

تقدم هذه الدورة تدريباً عملياً شاملاً لتعليم تصميم الأجهزة باستخدام لغة SystemVerilog. تبدأ الدورة بتدريس أساسيات تطوير RTL، بدءًا من الوحدات الأساسية وأنواع البيانات، ثم تعرّف المتعلمين على التركيبات المتقدمة مثل structs وenums وgenerate blocks. تنتهي الدورة بتصميم آلة حاسبة رقمية متكاملة تضم وحدات متعددة. تتضمن كل وحدة تمارين عملية، ومهام محاكاة، وتمارين ترميز مدعومة بالتوجيه. تستهدف الدورة طلاب الهندسة، والمبتدئين في تصميم FPGA، ومطوري RTL، والمطورين البرمجيين المهتمين بالتحول إلى تصميم الهاردوير، إضافة إلى مهندسي الأنظمة المدمجة والمتدربين في مجال التحقق، وكل من يهدف للعمل في مجالات المنطق الرقمي وFPGA وASIC مع إجادة SystemVerilog.

• تصميم وحدات SystemVerilog قابلة للتوليف ودمج المنطق التتابعي والتوافقي لتشكيل نظم رقمية كاملة
• تطوير وحدة منطق حسابي (ALU) تؤدي العمليات الأساسية والحسابية للآلة الحاسبة
• بناء آلة حالة نهائية (FSM) للتحكم في أنماط التشغيل، ومدخلات المستخدم، وتسلسل العمليات
• محاكاة وتصحيح وتصديق التصاميم لضمان وظيفة النظام الكامل

• معرفة أساسية بالمصطلحات المتعلقة بالموضوع
• الاستعداد للتدريب العملي عبر تمارين وتطبيقات حالة